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95-上學期Verilog專用: November 2006
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Tuesday, November 21, 2006. 的波形圖上看見 Hazard 只能嘗試的用Silos寫程式語言讓他在波型圖上出現Hazard 直到今天才知道方法的 :. 二 在卡諾圖上找出Hazard在哪 , 再把其中已知的值. Posted by snoopyyhc @ 5:04 AM. 第一階段的測試 .End (使用maxplus2). F=[( A) ( C) ( D)]&[B ( C) ( D)]&[A ( C) D]&[A B ( C)]&[( A) B C]&[( A) C D]. Posted by snoopyyhc @ 4:36 AM. Wednesday, November 15, 2006. 第一階段的測試 .(Continue)- Using Silos. Posted by snoopyyhc @ 3:24 AM. 第一階段的測試 : Find Where 0-Hazard is? F= [( A) ( C) ( D)]&[A ( C) D]&[( A) C D]&[B ( C) ( D)]&[( A) B C ( D)];.
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95-上學期Verilog專用: ※ 第一階段的測試 ............(Continue)--Using Silos
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Wednesday, November 15, 2006. 第一階段的測試 .(Continue)- Using Silos. Posted by snoopyyhc @ 3:24 AM. F9203822, 大葉大學電機系, Taiwan. View my complete profile. 8251;第一階段的測試 : Find Where 0-Hazard is? 2006/10/17 練習 - find Hazard. 2006/10/03 練習 多工器 part2. 2006/09/28 Design Flow for HDL-based ASICs. 2006/09/26 practice the software of MAXPLUS2. 2006/09/21 校外教學- Verilog簡介. 20170;天真是糗到爆啦.
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95-上學期Verilog專用: December 2006
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Tuesday, December 19, 2006. 2006/12/19 第一階段終於 ending 啦 朝第二階段邁進吧! 功能 : Test 電路圖是否有接錯. 終於做出來了.真是太高興了 其實我是會做的.不曉得為什麼大家都做的很順利.而我卻非常的不順.上禮拜不是那邊怪怪的.就是這禮拜這裡怪怪的= = 而那些怪怪的原因就很像是卡到陰.實在很汗顏.我想我下一階段應該可以很快的做出來吧! 雖然代換成同一種邏輯閘(NAND or NOR)需要一些時間來算.不過這時候就是考驗到布林代數有沒有學好了.哈哈哈 A-ZA A-ZA Fighting! Posted by snoopyyhc @ 5:41 AM. Monday, December 11, 2006. 覺自己真的很笨.幹麻還去設周期阿.直接點旁邊的0 1值就好了= = 唉.不過下禮拜應該就可以把第一階段做出來了.拖太久了= =. Posted by snoopyyhc @ 11:40 PM. F9203822, 大葉大學電機系, Taiwan. View my complete profile.
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95-上學期Verilog專用: September 2006
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Tuesday, September 26, 2006. 2006/09/26 practice the software of MAXPLUS2. Set project to current file. Enter nodes from SNF. 最後 , 就可以 執行. Posted by snoopyyhc @ 1:18 AM. Monday, September 25, 2006. 並且能夠允許在同一個模組中有不同層次的表示法共同存在,設計者可以在同一個模組中混合使用,有三個level 邏輯閘層 gate-level ,行為層 behavior-level ,還有用assign寫的暫存器轉移層次 (Register Transfer Level) ,不同層次的表示法來描述所設計的電路。 Posted by snoopyyhc @ 7:57 AM. Tuesday, September 19, 2006. 結果走到體育館前遇到同學 , 才知道. 原來 課是上一節的事.我錯過了 orz. Posted by snoopyyhc @ 6:08 AM. View my complete profile.
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95-上學期Verilog專用: October 2006
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Friday, October 20, 2006. 2006/10/17 練習 - find Hazard. After - 1-Hazard 發生於AB皆都是高電位時. Posted by snoopyyhc @ 1:13 AM. Monday, October 16, 2006. Posted by snoopyyhc @ 10:52 PM. Monday, October 02, 2006. 2006/10/03 練習 多工器 part2. Posted by snoopyyhc @ 11:50 PM. 2006/09/28 Design Flow for HDL-based ASICs. 之前有上過程老師的課 , 老師有教我們平面規劃和繞線 用軟體跑出來的平面規劃不一定都是最節省空間的 , 但用手畫的話 , 一定是最浪費時間的 (因為沒跑比電腦快呀 ). 平面規劃和繞線真的是一們很大的學問 , 想要節省成本利用有限的空間創造出更大的利潤 況且繞線還有一定的規定等等的限制在! 未來就是要發明比這些演算法更好更快的方法來繞線 可是一定要先學過演算法 , 因為這樣會更容易了解這些演算法的由來!
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95-上學期Verilog專用: 2006/12/19 第一階段終於 ending 啦~~ 朝第二階段邁進吧 !!
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Tuesday, December 19, 2006. 2006/12/19 第一階段終於 ending 啦 朝第二階段邁進吧! 功能 : Test 電路圖是否有接錯. 終於做出來了.真是太高興了 其實我是會做的.不曉得為什麼大家都做的很順利.而我卻非常的不順.上禮拜不是那邊怪怪的.就是這禮拜這裡怪怪的= = 而那些怪怪的原因就很像是卡到陰.實在很汗顏.我想我下一階段應該可以很快的做出來吧! 雖然代換成同一種邏輯閘(NAND or NOR)需要一些時間來算.不過這時候就是考驗到布林代數有沒有學好了.哈哈哈 A-ZA A-ZA Fighting! Posted by snoopyyhc @ 5:41 AM. F9203822, 大葉大學電機系, Taiwan. View my complete profile. 2006/12/12 練習. 8251;第一階段的測試 的小秘訣. 8251; 第一階段的測試 .End (使用maxplus2). 2006/10/17 練習 - find Hazard. 2006/09/28 Design Flow for HDL-based ASICs.
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95-上學期Verilog專用: 2006/10/03 練習 多工器 part2
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Monday, October 02, 2006. 2006/10/03 練習 多工器 part2. Posted by snoopyyhc @ 11:50 PM. F9203822, 大葉大學電機系, Taiwan. View my complete profile. 2006/09/28 Design Flow for HDL-based ASICs. 2006/09/26 practice the software of MAXPLUS2. 2006/09/21 校外教學- Verilog簡介. 20170;天真是糗到爆啦.
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95-上學期Verilog專用: ※第一階段的測試 的小秘訣
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Tuesday, November 21, 2006. 的波形圖上看見 Hazard 只能嘗試的用Silos寫程式語言讓他在波型圖上出現Hazard 直到今天才知道方法的 :. 二 在卡諾圖上找出Hazard在哪 , 再把其中已知的值. Posted by snoopyyhc @ 5:04 AM. F9203822, 大葉大學電機系, Taiwan. View my complete profile. 8251; 第一階段的測試 .End (使用maxplus2). 8251; 第一階段的測試 .(Continue)- Using Silos. 8251;第一階段的測試 : Find Where 0-Hazard is? 2006/10/17 練習 - find Hazard. 2006/10/03 練習 多工器 part2. 2006/09/28 Design Flow for HDL-based ASICs. 2006/09/26 practice the software of MAXPLUS2.
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95-上學期Verilog專用: ※第一階段的測試 : Find Where 0-Hazard is ?!
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Wednesday, November 15, 2006. 第一階段的測試 : Find Where 0-Hazard is? F= [( A) ( C) ( D)]&[A ( C) D]&[( A) C D]&[B ( C) ( D)]&[( A) B C ( D)];. Posted by snoopyyhc @ 2:53 AM. F9203822, 大葉大學電機系, Taiwan. View my complete profile. 2006/10/17 練習 - find Hazard. 2006/10/03 練習 多工器 part2. 2006/09/28 Design Flow for HDL-based ASICs. 2006/09/26 practice the software of MAXPLUS2. 2006/09/21 校外教學- Verilog簡介. 20170;天真是糗到爆啦.